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  This file is intended to be loaded by Logisim-evolution v3.7.2(https://github.com/logisim-evolution/).

  <lib desc="#Wiring" name="0">
    <tool name="Pin">
      <a name="appearance" val="classic"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1"/>
  <lib desc="#Plexers" name="2"/>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4"/>
  <lib desc="#I/O" name="5"/>
  <lib desc="#TTL" name="6"/>
  <lib desc="#TCL" name="7"/>
  <lib desc="#Base" name="8"/>
  <lib desc="#BFH-Praktika" name="9"/>
  <lib desc="#Input/Output-Extra" name="10"/>
  <lib desc="#Soc" name="11"/>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="8" map="Button2" name="Menu Tool"/>
    <tool lib="8" map="Button3" name="Menu Tool"/>
    <tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="8" name="Poke Tool"/>
    <tool lib="8" name="Edit Tool"/>
    <tool lib="8" name="Wiring Tool"/>
    <tool lib="8" name="Text Tool"/>
    <sep/>
    <tool lib="0" name="Pin"/>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
    </tool>
    <sep/>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
    <tool lib="1" name="XOR Gate"/>
    <tool lib="1" name="NAND Gate"/>
    <tool lib="1" name="NOR Gate"/>
    <sep/>
    <tool lib="4" name="D Flip-Flop"/>
    <tool lib="4" name="Register"/>
  </toolbar>
  <circuit name="main">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="main"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="simulationFrequency" val="256.0"/>
    <comp lib="0" loc="(190,150)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="w16"/>
    </comp>
    <comp lib="0" loc="(190,200)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="CLK2"/>
    </comp>
    <comp lib="0" loc="(190,290)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="CLK5"/>
    </comp>
    <comp lib="0" loc="(190,90)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="w13"/>
    </comp>
    <comp lib="0" loc="(320,230)" name="Constant"/>
    <comp lib="0" loc="(460,250)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="facing" val="west"/>
      <a name="label" val="x55"/>
      <a name="output" val="true"/>
    </comp>
    <comp lib="1" loc="(310,250)" name="NOR Gate">
      <a name="size" val="30"/>
    </comp>
    <comp lib="1" loc="(440,250)" name="NOR Gate">
      <a name="size" val="30"/>
    </comp>
    <comp lib="2" loc="(360,240)" name="Multiplexer">
      <a name="selloc" val="tr"/>
    </comp>
    <comp lib="8" loc="(180,134)" name="Text">
      <a name="text" val="s2.op_incdec_rr"/>
    </comp>
    <comp lib="8" loc="(198,195)" name="Text">
      <a name="text" val="clk"/>
    </comp>
    <comp lib="8" loc="(202,72)" name="Text">
      <a name="text" val="s2.op_ld_abs_rr_sx00"/>
    </comp>
    <comp lib="8" loc="(227,310)" name="Text">
      <a name="text" val="~writeback"/>
    </comp>
    <comp lib="8" loc="(499,224)" name="Text">
      <a name="text" val="s3.oe_idu_to_uhlbus"/>
    </comp>
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    <wire from="(440,250)" to="(460,250)"/>
  </circuit>
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